1971 CircuitGen: Модуль расчета параметров цифровых схем

Зунин Владимир Викторович

руководитель проекта

Романов Александр Юрьевич

руководитель направления

Старт

17.10.2025

Представление

05.11.2025 – 19.11.2025

Постерная сессия

26.01.2026 – 06.02.2026

Защита

06.04.2026 – 17.04.2026

Паспорт проекта

Аннотация

Общее описание всей концепции проектов представлено по ссылке: https://buildin.ai/vvzunin/share/d4b2df30-0e29-4e5f-974e-59d63d7cada6?code=GQ9QPW В рамках новой итерации данного проекта необходимо: 1. Доработать модуль оценки отказоустойчивости цифровых схем; 2. Оптимизировать поддержку OpenLane для расчета параметров цифровых схем на всех этапах от Verilog до GDSII; 3. Внедрить поддержку OpenLane 2; 4. Переработать взаимодействие с ABC и Yosys с их использованием как библиотек; 5. Переработать...

Отрасль

Информатика

Цель

Разработка и внедрение модулей оценки параметров цифровых схем на всем маршруте проектирования цифровых схем: от Verilog до GDSII. Вступление в проект только после посещения лаборатории УЛ САПР (712/714) лично. Договориться о встрече можно написав письмо на почту vzunin@hse.ru или в ВК (https://vk.com/vvzunin). При отсутствии работы в проекте без согласования с руководителем более 2х недель выносится предупреждение. После получения двух предупреждений участник проекта будет исключен из него.

Ожидаемые результаты

Программное обеспечение с новым реализованным функционалом:
- Переработанный модуль поддержки внешнего ПО;
- Переработанный модуль оценки параметров цифровых схем;
- Переработанное API для использования модуля в общей системе CircuitGen;
Документация пользователя;
Документация разработчика;

Форма и способы промежуточного контроля

1. Архитектура обновленного программного обеспечения для расчета параметров цифровых схем; 2. Еженедельные отчеты.

Форма представления результатов

1. Демонстрация работы программы – в форме видеоролика. 2. Прототип программного обеспечения. 3. Руководство пользователя. 4. Руководство разработчика.