Общее описание всей концепции проектов представлено по ссылке: https://buildin.ai/vvzunin/share/d4b2df30-0e29-4e5f-974e-59d63d7cada6?code=GQ9QPW В рамках новой итерации данного проекта необходимо: 1. Доработать модуль оценки отказоустойчивости цифровых схем; 2. Оптимизировать поддержку OpenLane для расчета параметров цифровых схем на всех этапах от Verilog до GDSII; 3. Внедрить поддержку OpenLane 2; 4. Переработать взаимодействие с ABC и Yosys с их использованием как библиотек; 5. Переработать...Подробнее

Разработка и внедрение модулей оценки параметров цифровых схем на всем маршруте проектирования цифровых схем: от Verilog до GDSII. Вступление в проект только после посещения лаборатории УЛ САПР (712/714) лично. Договориться о встрече можно написав письмо на почту vzunin@hse.ru или в ВК (https://vk.com/vvzunin). При отсутствии работы в проекте без согласования с руководителем более 2х недель выносится предупреждение. После получения двух предупреждений участник проекта будет исключен из него.

1. Архитектура обновленного программного обеспечения для расчета параметров цифровых схем; 2. Еженедельные отчеты.

1. Демонстрация работы программы – в форме видеоролика. 2. Прототип программного обеспечения. 3. Руководство пользователя. 4. Руководство разработчика.

Материалы и оборудование УЛ САПР МИЭМ НИУ ВШЭ (712/714 каб.).

Результаты выполнения проекта прошлого года, а также всего цикла проектов CircuitGen.