Общее описание всей концепции проектов представлено по [ссылке](https://vvzunin.notion.site/a619687834a24032b0c82bb252edd382?pvs=4). В рамках данного проекта необходимо: 1. Реализовать поддержку генерации схем с использованием параметризированных файлов Verilog; 2. Реализовать метод каскадов для генерации цифровых схем на основе таблицы истинности; 3. Разработать подпрограмму тестирования сгенерированных схем с использованием программ моделирования (например, Icarus Verilog); 4. Переработать...Подробнее

Разработка и оптимизация алгоритмов генерации комбинационных схем. Вступление в проект только после посещения лаборатории УЛ САПР (712/714) лично. Договориться о встрече можно написав письмо на почту vzunin@hse.ru или в ВК (https://vk.com/vvzunin). При отсутствии работы в проекте без согласования с руководителем более 2х недель выносится предупреждение. После получения двух предупреждений участник проекта будет исключен из него.

1. Архитектура обновленного программного обеспечения для генерации схем. 2. Еженедельные отчеты.

1. Демонстрация работы программы – в форме видеоролика. 2. Прототип программного обеспечения. 3. Руководство пользователя. 4. Руководство разработчика.

Материалы и оборудование УЛ САПР МИЭМ НИУ ВШЭ (712/714 каб.).

Описан в аннотации.