1970 CircuitGen: Модуль генерации цифровых схем

Зунин Владимир Викторович

руководитель проекта

Александр Романов

руководитель направления

Старт

19.10.2024

Представление

05.11.2024 – 15.11.2024

Постерная сессия

27.01.2025 – 07.02.2025

Защита

13.05.2025 – 19.05.2025

Паспорт проекта

Аннотация

Общее описание всей концепции проектов представлено по [ссылке](https://vvzunin.notion.site/a619687834a24032b0c82bb252edd382?pvs=4). В рамках данного проекта необходимо: 1. Реализовать поддержку генерации схем с использованием параметризированных файлов Verilog; 2. Реализовать метод каскадов для генерации цифровых схем на основе таблицы истинности; 3. Переработать и оптимизировать ранее разработанные генераторы цифровых комбинационных схем (в том числе добавление ограничений на входы...

Отрасль

Информатика

Цель

Разработка и оптимизация алгоритмов генерации комбинационных схем. Вступление в проект только после посещения лаборатории УЛ САПР (712/714) лично. Договориться о встрече можно написав письмо на почту vzunin@hse.ru или в ВК (https://vk.com/vvzunin). При отсутствии работы в проекте без согласования с руководителем более 2х недель выносится предупреждение. После получения двух предупреждений участник проекта будет исключен из него.

Ожидаемые результаты

1. Программное обеспечение с новым реализованным функционалом.

Форма и способы промежуточного контроля

1. Архитектура обновленного программного обеспечения для генерации схем. 2. Еженедельные отчеты.

Форма представления результатов

1. Демонстрация работы программы – в форме видеоролика. 2. Прототип программного обеспечения. 3. Руководство пользователя. 4. Руководство разработчика.