Верификация разрабатываемой аппаратуры позволяет на ранних этапах выявлять ошибки при проектировании, которые заключаются в несоответствии создаваемого устройства его спецификации. Верификация занимает до 70 % времени разработки цифровых устройств – процесс иногда даже более сложный, чем проектирование самих устройств. В данном проекте планируется выполнить верификацию открытого процессорного ядра с архитектурой RISC-V, например, yrv+, ibex (OpenTitan) или birisc-V с применением современных...Подробнее

Подготовить комплект учебно-методических материалов (лабораторных работ) посвященных Цифровой схемотехнике и системной архитектуре с уклоном в верификацию процессорных ядер RISC-V.

Поэтапное представление результатов.

В электронном виде, редактируемые форматы docx, pptx и др. Проекты среды разработки.

Ноутбук, оборудование УЛ САПР (712/714 каб.)

Репозитарий RISC-V ядер. Большой опыт участия лаборатории в работе RISC-V Альянса.