Разработка комплексной методики экспериментальной оценки соответствия процессорных ядер архитектуры RISC-V требованиям расширения Zkt (Data-independent Execution Latency). Проект направлен на создание воспроизводимой методологии выявления микроархитектурных уязвимостей, связанных с data-dependent timing variations - основного канала утечки информации в timing-атаках. Методика включает многоуровневый подход: статический анализ RTL-кода, динамические измерения временных характеристик инструкций...Подробнее

Разработка и апробация унифицированной методики экспериментальной оценки соответствия процессорных ядер RISC-V требованиям расширения Zkt, обеспечивающей объективное выявление микроархитектурных нарушений постоянства времени выполнения инструкций и создание практического инструментария для верификации timing-безопасности процессорных дизайнов.

Периодическое представление результатов в виде компьютерных программ и отчетов.

Планируется публикация в случае успешного завершения проекта уровня Q2.

Серверный компьютер с многопоточным процессором и удаленным доступом. Платы поддерживающие порт исследуемых процессоров.

Подробная дорожная карта проекта Отработанная методика логгирования для процессора biRISC-V