Проект направлен на разработку аппаратных математических IP-блоков на базе FPGA Xilinx, ускоряющих алгоритмы, используемые при инференсе нейронных сетей типа трансформер с целью дальнейшей интеграции в проект перспективного нейроускорителя, который сможет ускорять визуальные трансформеры, такие как TinyVIT или Yolo-S. В качестве аналогов можно выделить такие проекты, как XJTU-Tripler, PipeCNN, theDatabus accelerator, Gemmini - готовые RTL-прошивки для ПЛИС для инференса нейросетей, однако...Подробнее

В рамках данного проекта планируется разработка и верификация IP со следующим функционалом: - матричные операции (сложение, умножение, умножение Адамара) - операция Layernorm Верификация полученных модулей будет проводится в 3 этапа: 1. Поведенческая симуляция (QuestaSim/Vivado Simulator) 2. Post-Implementation testbench (Проверка схемы после логического синтеза и имплементации на ПЛИС) 3. Верификация на отладочной плате с использованием Xilinx VIO Конечной целью является разработка прототипа...Подробнее

В рамках проекта работа организуется в соответствии с циклами, определенными в календаре проектной работы МИЭМ НИУ ВШЭ. Задачи формулируются в начале каждого цикла, а в конце проводится оценка выполненных задач, создание новых и корректировка предыдущих. Отчетность представляется в соответствии с графиком проектной работы, а все контрольные точки проходят в соответствии с календарем проектной работы.

- Исходный код разработанных IP-ядер и тестбенчей к ним; - Результаты тестирования на отладочной плате; - Пакет сопроводительной документации на разработанное аппаратное обеспечение.

Среда разработки Xilinx Vivado; Среда разработки Xilinx Vitis HLS; Отладочная плата на базе ПЛИС Xilinx Kintex с оперативной памятью типа DDR3; Репозиторий Gitlab.

- Первая версия IP-ядра для матричного умножения; - Прототипы IP-ядра для layernorm; - Техническое задание.