В процессе проектирования цифровой микроэлектронной аппаратуры как правило строится RTL-модель проектируемого устройства на языке описания аппаратуры (Verilog или VHDL). Разработанная модель подаётся на вход инструментам логического синтеза, в задачи которых входит: 1) построение внутренннего представления схемы; 2) оптимизация внутреннего представления по заданным критериям; 3) отображение схемы на элементы технологической библиотеки (технологическое отображение). В свою очередь, наиболее...

Отрасль

Информатика

Цель

Разработка инструментов анализа, представления и трансляции описаний функциональных устройств для использования в САПР цифровой микроэлектронной аппаратуры.

Ожидаемые результаты

Набор программных инструментов, предназначенных для представления, анализа и трансляции описаний функциональных устройств:
* инструмент анализа и трансляции описаний функциональных устройств на подмножестве языка Verilog (Gate-level Verilog);
* инструмент трансляции описаний функциональных устройств на языке SystemVerilog в язык FIRRTL;
* инструмент анализа и трансляции описаний технологических библиотек на языке Liberty.

Форма и способы промежуточного контроля

* Еженедельные совещания (Jitsi). * Еженедельные отчеты.

Форма представления результатов

* Отчет. * Исходный код. * Тесты. * Документация. * Демонстрация работы.

Ресурсное обеспечение

Вычислительные ресурсы ИСП РАН.

Имеющийся задел

* Прототип транслятора для подмножества языка Verilog (Gate-level Verilog). * Прототип транслятора для языка описания технологических библиотек Liberty (2017.06).

Заказчик

Организация / Федеральное государственное бюджетное учреждение науки Институт системного программирования им. В.П. Иванникова Российской академии наук (ИСП РАН)

1592 Проект ИСП РАН: Разработка инструментов трансляции и статического анализа HDL-описаний

Паспорт проекта

Аннотация