Завершен
2021 / 2022

1014 Исследование ядра процессорной архитектуры SCHOOLRISC-V и RISC-V
Старт
01.09.2021
Представление
09.10.2021
Постерная сессия
17.02.2022
Защита
06.06.2022
Паспорт проекта
Аннотация
RISC-V открытая и свободно распространяемая процессорная архитектура имеющая набор инструкции на основе концепции RISC для микропроцессоров и микроконтроллеров. В настоящий момент архитектура является очень популярной, используется во многих приложениях науки и техники, активно поддерживается академическим сообществом, что приводит к ее постоянному улучшению.
Исследования процессорного ядра написанного на языке Verilog позволит добавить новые аппаратные модули, например, алгоритмы легковесной...
Отрасль
Информатика
Теги
Информатика
Цель
1. Исследовать процессорные ядра на языке Verilog SCHOOLRISC-V или RISC-V для изучения возможности внедрения новых аппаратных модулей;
2. разработка учебно-методического комплекса для дисциплины “Цифровая схемотехника и архитектура компьютера”.
Ожидаемые результаты
- Разработанные учебные криптографические модули для архитектуры SCHOOLRISС-V или RISC-V на языке Verilog,
- внедренный криптографический модуль в архитектуру SCHOOLRISC или RISC-V,
- учебно-методическое обеспечение к дисциплине “цифровая схемотехника и архитектура компьютера”.
Форма и способы промежуточного контроля
Ведение доски в Trello, встреча с обсуждением результатов проделанной работы - каждые 7-14 дней.
Форма представления результатов
Демонстрация, технический отчет, отчет о проделанной работе.
Ресурсное обеспечение
Оборудование Intel (Altera). Возможна работа на мощностях лабораторий автоматизированного проектирования (руководитель Романов Александр).
Имеющийся задел
Прочитан курс лекции по дисциплине “Цифровая схемотехника”, разработана структура некоторых аппаратных блоков
Заказчик
МИЭМ / ДЭИ